基于EPLD实现的频率合成器控制方案
【摘 要】本文提出基于EPLD实现的频率合成器控制方案，有利于统一频率合成器与CPU控制软件的接口，屏蔽了集成电路的差异化对CPU控制软件的影响，而且定时准确。
【关键词】EPLD，频率合成器的控制，控制接口
1概述
现在的频率合成器大都采用了DDS（数字直接频率合成）和PLL（锁相环）技术，这两种集成电路芯片一般都通过串行接口或并行接口与CPU相连，由CPU通过控制软件实现初始化以及DDS中相位累加量的生成。此方法中CPU控制软件、接口电路、和频率合成器之间存在相互牵制问题：一旦CPU控制软件的送数方式、接口电路确定了，频率合成器只能使用限定的DDS和PLL集成电路；想要更新DDS和PLL集成电路，必须改变CPU软件的送数方式，有可能还要更改接口方式。另外还存在定时不准的问题。
通过EPLD实现对频率合成器的控制易于统一频率合成器与CPU控制软件的接口，屏蔽了集成电路的差异化对CPU控制软件的影响，大大减轻CPU的负担，而且定时准确。便于实现产品模块化设计，提高可互换性。
2方案
2.1频率合成器的设计需求
本文中涉及的频率合成器包括基准频率源、控制接口、DSP时钟锁相环、DDS时钟锁相环、DDS（数字直接频率合成）、第一本振锁相环、第二本振锁相环七个部分，产生DSP时钟、第一本振、第二本振三个信号，分别送往相应的电路。工作原理框图见图1。
2.2主控CPU与频率合成器的接口协议
CPU采用4位BCD码发送数据，依次送1Hz、10Hz、100Hz、1kHz、10kHz、100kHz、1MHz、10MHz、100MHz的数据至频率合成器单元，图2是CPU给频率合成器送数时序图。
2.3控制接口
该频率合成器的控制接口主要由ALTERA公司的EPLD器件EPM7512以及一些外围电路构成，EPLD内部原理框图见图3，配置电路图见图4，外围电路图见图5。
EPLD在其内部转换产生相应的时钟信号、片选信号、数据信号，通过集成DDS芯片和PLL芯片所要求的接口形式分时给DDS和三个PLL（第二本振锁相环、DSP时钟锁相环、DDS时钟锁相环）送初始化数据，使之完成初始化。这时频率合成器就处于工作状态，各锁相环锁定。DDS芯片工作电路见图5，集成锁相环芯片工作电路见图6。
工作中当EPLD接收CPU送入的面板频率，并且根据面板频率产生波段选择码，控制第一本振锁相环中的相应波段的VCO工作。同时对CPU送入的面板频率进行存储、运算后送往DDS数据产生器，最后以DDS所需格式输出到DDS芯片，使之产生相应的频率。
各个锁相环的工作状态指示输入到EPLD相应的I/O口，再送给外围电路连接的失锁指示灯，锁相环失锁时，对应的失锁指示灯被点亮，正常工作时失锁指示灯熄灭。
EPLD在其内部转换产生相应的时钟信号、片选信号、数据信号，通过集成DDS芯片和PLL芯片所要求的接口形式分时给DDS芯片和三个PLL芯片（第二本振锁相环、DSP时钟锁相环、DDS时钟锁相环）送初始化数据，使之完成初始化。这时频率合成器就处于工作状态，各锁相环锁定。
工作中当EPLD接收CPU送入的面板频率，并且根据面板频率产生波段选择码，控制第一本振锁相环中的三个VCO的工作。同时对CPU送入的面板频率进行存储、运算后送往DDS数据产生器，最后以DDS所需格式输出到DDS芯片，使之产生相应的频率。
各个锁相环的工作状态，锁定、失锁指示通过相应的fo/ld接口送至EPLD，EPLD，工作中当EPLD接收CPU送入的面板频率，并且根据面板频率产生波段选择码，控制第一本振锁相环中的三个VCO的工作。同时对CPU送入的面板频率进行存储、运算后送往DDS数据产生器，最后以DDS所需格式输出到DDS芯片，使之产生相应的频率。
3结束语
通过EPLD实现对频率合成器的控制，是对传统的CPU控制模式的补充和改进。可以简化和统一频率合成器与CPU控制软件的接口，屏蔽了集成电路的差异化对CPU控制软件的影响，并且定时准确，便于实现产品模块化设计，提高了灵活性，易于将来的维护升级。