用FPGA实现自动换量程数字频率计
(内蒙古工业大学信息工程学院，内蒙古 呼和浩特 010051)
摘 要：文章介绍了基于可编程逻辑器件设计频率计的方法，对利用此方法设计的数字频率计的优点进行了分析。
关键词：FPGA；直接测频；自动换量程
中图分类号：TP232 文献标识码：A 文章编号：1007—6921(2008)07—0090—03
频率计是计算机、通讯设备、音频视频等诸多领域不可缺少的测量仪器，是一种典型的数字化、智能化、自动化的测量仪器，并越来越趋于小型化。随着数字电子技术的进一步发展，频率测量成为一种越来越普遍的工作，数字频率计及其设计也受到越来越广泛的关注。
本文介绍的基于可编程逻辑器件设计的频率计，具有在系统编程、在线升级、单片化、体积小、功耗低、可靠性高等特点，能够自动测频并显示结果。测量频率范围1～100KHz，划分为三个频率段，根据所分的三个频段，系统可实时检测信号的变化情况，在有效期间进行计数，结果送入锁存器。计数期间，若测量结果溢出，说明当前闸门时间测频超量程，发溢出信号；若测量结果<099，发欠量程信号。
1 系统整体设计方案
电路框图如图1所示。其中：控制器是核心，根据外围部件的状态，发出相应的控制信号，使系统正常运转。
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分频器：分成一系列较低频率的时基信号，提高显示精度。
闸门：选择相应的时基信号，达到较好的测量精度。
计数器：在闸门时间内对被测信号进行计数，结果为被测频率对所选时基的相对值。
锁存器：锁存计数结果，以稳定显示。
显示电路：显示测量结果以及灯光信号等。
频率计工作过程：将要求的两个频率段1～999Hz，1～100KHz进一步划分为三个频率段：①Hz段：1～999Hz。②KHz段：1.00～9.99KHz；10.0～99.9KHz。
根据所分的3个频段，从分频器出来的时基信号应为3档。此外，系统要不断地检测信号的变化情况，每隔一定时间重新测量当前频率。这个时间根据设计要求设定，从分频器中获得。闸门可用一个数据选择器实现。从闸门选择出的时基信号和被测信号一起送入计数器。闸门信号作为计数使能信号，在有效期间进行计数，结果送入锁存器。计数期间，若测量结果溢出，说明当前闸门时间测频超量程，计数器发溢出信号到控制器；若测量结果<099，计数器发一欠量程信号到控制器。
若控制器收到超量程信号，且在Hz档，则提高量程一个档位，闸门时间减少一档，小数点向左移一位，不超量程即可；若仍超量程，闸门时间再减少一档，小数点再向左移一位，继续测量。在KHz档，若超量程，重复上述步骤。若超出测量范围，则发出超量程报警(全部显示“F”)。
同样地，控制器收到欠量程信号后，执行相反的操作。
锁存器的测量结果送入译码电路以便输出到数码管及LED上，小数点由控制器发出。
2 系统控制电路
整个频率计在一些控制信号的直接或间接控制下才能正常运行，这些控制信号包括：闸门选择信号、计数器清零信号、超量程信号以及小数点。
闸门选择信号用于选择计数闸门，以便选择合适的计数时间进行计数。
计数器清零信号用于计数器的清零，当上一次计数结果锁存之后，对计数器进行清零。
超量程信号用于发出超量程提示。
小数点用于在合适的数码管位上显示小数点。
单位用发光二极管表示，由控制器发控制二极管的信号。
控制电路状态图如图2所示。其中：
Start_1k, Start_10k, Start_100k分别是频率范围为1k, 10k, 100k的测量起始状态。
F1k_cnt, F10k_cnt, F100k_cnt分别是频率范围为1k, 10k, 100k的测量状态。
F1k_over, F10k_over, F100k_over分别是频率范围为1k, 10k, 100k的超量程状态。
F1k_low, F10k_]low, F100k_low分别是频率范围为1k, 10k, 100k的欠量程状态。
复位后，控制器开始工作，首先进入10k范围频率的测量。当超出当前量程范围时，即cntover=1, 测量状态转入100k的测量起始状态，进行100k范围频率的测量；当欠量程时，即cnthis0=1,测量状态转入1k的测量起始状态，进行1k范围频率的测量。
若当前状态是1k范围频率的测量，如果超量程，则转入10k范围频率的测量；如果欠量程，则依然进行1k范围频率的测量。
若当前状态是100k范围频率的测量，如果超量程，则继续进行100k的测量，但发出报警信号；如果欠量程，则转入10k范围频率的测量。此间的同步信号是ldcnt。
3 闸门选择电路
如前所述，测频需要三种闸门信号，故闸门选择电路实际就是3选1电路，相对简单，分频所得信号一起送入闸门，在控制器的控制下，选出其中一路信号作为计数闸门送入计数器。
闸门选择电路的生成模块如图3所示。其中：
A0～A3：输入的所有闸门信号，依次为0.01S、0.1S、1S(可用)，GNDSEL：输入选择信号，选择闸门输出，与控制器的SEL_STD_F相连
Y：闸门信号输出
4 测频与锁存
4.1 测频电路
测频有两种基本的方法，即直接测频法和间接测频法。直接测频法是在单位时间内测被测信号的周期数，而间接测频法是将被测信号作为闸门，对标频信号进行周期测量。显然，直接测频法适用于较高信号频率的测量，间接测频法则适用于较低信号频率的测量。本设计采用直接测频法。
采用直接测频计数法进行测频，在较低频率段(<10Hz)误差较大。由于被测频率的范围在1～100KHz，所以分为三个频率段：1KHz，10KHz，100KHz。选择的闸门信号如前所述，分别为1S，0.1S，0.01S，作为单位时间，选择合适的小数点位置，即可准确表示频率。
测频电路的VHDL生成模块如图4所示。其中：
VCC2：输入高电平
RESET：计数器清零信号(高电平有效)
ENABLE：输入闸门信号FX：输入被测频率信号
QCNT：计数结果二进制输出COUT：进位输出，作为超量程标志
4.2 锁存电路
计数器完成计数后，计数结果要立即锁存，在闸门低电平期间，即计数器停止工作期间，计数的结果要在锁存器中保持，直到新的计数结果产生为止。锁存的作用就是使数据稳定。锁存器的生成模块如图5所示。其中：
LOAD：锁存控制信号输入(上升沿锁存)
CLR：锁存器复位(清零)
D：被锁存的数(计数结果，12位二进制数)
5 同步电路
频率计中的同步电路主要用于控制器、计数器与锁存器三者之间的同步。主要存在的同步问题有：何时清零，何时锁存，以及闸门信号与清零信号的关系。本文采用闸门信号的反信号作为产生同步信号的基础。
同步电路生成模块如图6所示。其中：
CLK：输入时钟脉冲(1MHz)
SIN：输入信号(闸门的反信号)
SOUT：输出同步信号
同步信号仿真时序图如图7所示。
从图7可以看出，同步信号与输入信号的周期相同，高电平持续时间为一个时钟脉冲周期。如果将此同步信号作为锁存器的锁存使能信号，那么输入的信号SIN必须是闸门信号的反信号，因为计数器是在闸门的高电平期间计数，计数结束后方能锁存。这也是SIN采用闸门反信号的根本原因。
同步实现仿真时序图如图8所示，电路实现了计数器与锁存器的同步。其中：
CLK1M：输入时钟脉冲(1MHz)
RST：复位信号
FX：被测信号
EN：闸门
LOAD：锁存使能信号
CLEAR：计数器清零信号
6 结论
数字频率计的设计采用了VHDL语言进行编程，原理图进行顶层设计，在MAXPLU II环境下调试、运行，可方便实现自动校验和测量功能。在整个程序设计中使用了模块化的设计思想，每一模块完成特定的功能，各部分具有较大的独立性，体现出良好的实用性、可修改性和可扩展性。
［参考文献］
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