浅析空天信息网络接入体制

[摘 要]空天信息网络宽带接入体制的最佳多址体制是FDMA体制，但是FDMA存在频谱效率低、非线性效应等影响，需要通过信号调制体制的选择来进行适当的削弱，因此在本文中设计了一种CPM-FDMA多址接入体制应用于空天信息网络中。将CPM-FDMA体制和现有的QPSK-FDMA从性能进行了分析比较，证明了CPM-FDMA体制的有优越性，并通过工程应用进行验证信号的特性。

[关键词]CPM；FDMA

目前在卫星通信系统中，QPSK依旧是主要被采用的调制方式，应用非常广泛，然而随着空间信息环境的复杂性和终端功能的多样性能的扩展和提升，空间资源愈发宝贵，对于数据传输率和频谱效率要求也越来越高，现有的QPSK调制体制所具备的点：相位变化是离散的，体现在功率谱上就是主瓣较宽，旁瓣衰减较慢，频谱利用率不高等，越来越无法满足未来天基网络高速多址发展的需求，另一方面，CPM调制体制下的信号所具有相位连续性；功率谱中主瓣以外的衰减较快；对相邻信道产生的干扰较小；频谱利用率高且信号本身具有的恒包络特性受高功放的非线性效应影响小等等特点较符合空天网络的发展趋势。故结合空天宽带多址接入的需求，针对提出的 CPM-FDMA体制与现有的QPSK-FDMA对比分析并进行可行性验证。

一、CPM信号与QPSK信号对比

1.信号相位变化

不加成形滤波器的QPSK信号相位变化是离散的，其信号包络为恒包络，但不加成形的QPSK信号带宽较宽，为了压缩信号频谱，实际使用中通常采用升余弦滚降滤波器。CPM信号在调制过程中码元与成形脉冲类似卷积编码的方式，不需要额外的滤波器进行带宽限制。由于相位以积分方式增加，因此CPM相位是连续的，连续的相位使得信号占用带宽较窄。

2.信号包络对比

QPSK信号，虽然成形因子越小，信号带宽越窄，但是信号的包络起伏却是急剧增加的，并且由于存在1800相位转移，因此存在过零点的情况，更加加剧了信号的包络起伏，使得功放必须回退才能对信号进行无失真放大。而对于CPM信号，其星座轨迹在单位圆上旋转，包络恒定为1，相比QPSK信号可以极大提高功放效率而不带来失真。

二、CPM-FDMA系统的验证

CPM-FDMA系统实现的一个难点是高速CPM调制解调器的设计与实现目前还不成熟。课题组已搭建了高速CPM调制解调器硬件平台，正在开展高速CPM调制解调器研究。基于上述硬件平台，对CPM信号的硬件实现进行了初步的设计实现，验证了CPM信号的优良特性。

1.系统平台介绍

CPM-FDMA调制器的硬件平台主要是以Xilinx公司V4系列的XC4VSX55为核心，并结合ADI公司的AD9957构成，CPM-FDMA信号解调器的硬件平台采用单板化设计，其核心处理单元采用XILINX公司V6系列的XC6VSX315T，该芯片逻辑资源和乘法器资源相对丰富并且性价比高，具备强大的處理能力。第一片V6芯片主要完成AGC、下变频及信号同步等功能，第二片V6芯片主要完成基于Laurent分解128状态+序列检测以及误码率统计等功能。在FPGA 配置芯片方面，采用了高密度的FLASH 芯片XCF128X对FPGA 进行配置，ADC采样芯片采用的是TI公司的ADS5474，该支持14比特高精度采样，并且能支持20Msps～400Msps内的高速采样，最大输入差分电平为2.2Vpp，采用DDR的方式输出LVDS差分电平标准的采样信号。

系统调试的软件平台主要基于Mentor公司的HDL語言仿真软件Modelsim、Xilinx公司硬件设计工具ISE以及在线调试软件Chipscope。Modelsim界面友好，编译速度快，用户接口简单，是硬件仿真阶段很重要的辅助工具。ISE是“集成软件环境”软件的简称。它包括了很多硬件设计工具，可以实现设计输入、程序综合和仿真实现以及文件下载，基本包括了硬件开发的全过程，功能非常强大。Chipscope是一个在线调试软件工具，它可以直接在软件界面上观察所有硬件内部的信号。通过它来实时发现硬件中存在的问题或者调整相应的时序非常方便快捷。

2.CPM信号的验证

信号调制器实现原理采用的验证信号为ARTM Tier2多调制指数CPM信号。FPGA包含的模块有信源、信号处理模块、时钟管理单元（DCM）、并串转换模块、AD9957控制模块。此外，与FPGA连接的还有正交调制模块，主要是由AD9957组成。外部40M的晶振为整个调制器提供输入时钟。基带信号生成的工作流程如下：

（1）加电，在总线时钟作用下，配置FPGA初始化。

（2）FPGA初始化阶段结束之后，按照预定程序产生一系列参数配置信号送给AD9957。AD9957随后按照配置的参数开始正常工作，同时生成一个同步时钟送给FPGA内部作系统时钟。同时它也是FPGA与AD9957交互的同步时钟。

（3）基带信号生成。当所有的芯片配置完成之后， FPGA按照预定的处理在内部生成I、Q两路基带数据经并串转化后再交给AD9957进行上变频处理。

在本系统的正交调制模块设计中，我们采用的DDS芯片处理时钟为640MHz，输出到FPGA的处理时钟为80MHz，用于处理比特速率为2.5MHz的信源数据。在本系统中基于输出端滤波模块的限制，其载波频率可依据设置不同的频率控制字进行变化。在信号生成模块中，正交调制的工作由AD9957独立完成。

作者简介：曹强（1967-），男，浙江嘉兴人，武警士官学校教授，研究方向：船舶轮机、船舶通信技术。

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