C波段低相噪快速跳频源的研制

摘 要:介绍一种利用乒乓环和混频技术实现C波段低相噪快速跳频源的方案。该方案共有三个环,通过两个低频锁相环采用乒乓工作的方式来实现跳频,最后一个固定点频锁相环作为混频器的本振完成上变频。与传统方法的不同之处在于,以往采用下变频频率合成器来降低相位噪声,而该方案是将低相噪的频率合成器上变频至高频段。测试结果表明,用这种方式设计的频率源达到了系统对项目的指标要求,该频率合成方案是可行的。关键词:跳频通信; 频率切换速度; 低相噪; 环路滤波器

中图分类号:TN914-34文献标识码:A

文章编号:1004-373X(2010)19-0061-04

Development of Fast Frequency Agility Synthesizer with Low Phase Noise in C-band

HE Xin1, LIU Zhan-qu1, ZHANG Hui2

(1.China Airborne Missile Academy, Luoyang 471009, China; 2.GSD Military Representation Office Positioned in Beijing, Luoyang 471009, China)

Abstract: A scheme which realizes the frequency agility synthesizer with low phase noise in C-band is introduced. In this scheme, the synthesizer contains three loops (two low-frequence loops work with ping-pang theory to realize frequency-hopping, and a fixed-frequency loop drives the LO of mixer to accomplish the up-conversion). In comparison with the traditional method, this scheme makes use of the up-conversion to depress the phase noise instead of using down-conversion synthesizer. The results indicate that the frequency synthesizer which designed by the above method meets the requirement of the specifications of phase noise, and prove that the scheme is feasible.Keywords: frequency-hopping communication; frequency switching speed; low phase noise; loop filter

收稿日期:2010-05-19

跳频通信是一种载波频率随着跳频频率控制器伪随机跳变的通信技术,属于扩频通信技术的一个分支。跳频通信的载波频率伪随机跳变,从频域上看,传输信息频带被扩展到很宽的频带范围,具有扩频通信的优点。跳频通信以其抗干扰性好、抗截获能力强、保密性好等优点, 在战术通信领域得到了迅猛发展[1]。在此将重点研究跳频信号源的设计,在保证频率源的相位噪声、杂散等性能指标的前提下,尽量减少频率的切换时间,以利于在一次跳频通信内有相对长的时间来传送有效数据。

1 技术指标和设计方案

1.1 系统主要指标

频率合成器的3大指标为相位噪声、跳频时间和杂散抑制[2]。本项目指标如下:

输出频率范围:F0±100 MHz(C波段);步进频率:5 MHz;输出杂散:小于等于-60 dBc;谐波抑制:大于等于60 dBc;相位噪声:小于等于-85 dBc/Hz@10 kHz,-95 dBc/Hz@100 kHz;跳频时间:小于等于5 μs。

该项目提出的这些指标的实现难度有两点:

(1) 低相位噪声的要求,在C波段作为步进5 MHz跳频源,相位噪声:小于等于-85 dBc/Hz@10 kHz,-95 dBc/Hz@100 kHz是比较高的指标。

(2) 跳频时间(小于等于5 μs)与杂散抑制(小于等于-60 dBc)两指标同时实现存在制约。

1.2 系统方案设计

锁相(PLL)和直接数学频率合成(DDS)是实现频综的两种基本方法,PLL的最大问题是难于实现捷变频,而DDS的最大缺点是杂散抑制做不高[2]。而该频率源对二者的要求均较高,虽然下变频频率合成器可以满足相位噪声的要求,但由于其电路复杂,混频后可能带来寄生分量,同时反馈环路中滤波器造成的相移也会影响锁相环路的性能[3],因此在该方案中采用两低频锁相环乒乓工作加高频固定点频锁相环相混频的工作方式来实现指标,其原理框图如图1所示。

PLL1与PLL2采用S波段单环,当使用频率f1时,预置下一个频点f2,这时跳频时间仅受限于开关切换时间,很容易做到10 μs以下。由于采用了预置,频点的产生是在另外一个频点工作的过程中实现,这样PLL1与PLL2构成的乒乓环就不需要考虑锁相环锁定时间,实现了快速变频[4]。

图1 频率源原理框图

同时为防止一环路工作时另一环路的输出信号作为杂散耦合倒输出端,因此在单刀双置开关的输入端又各加了一级单刀单掷开关,以提高隔离度。最后为了满足低相位噪声要求,用PLL3产生的低相噪固定点频信号与乒乓环输出信号相混频。

2 电路设计

大规模频率合成器芯片的出现,使锁相频率合成器电路结构变得简单[5]。在设计单片频率合成电路的主要工作就是正确选择和设计环路滤波器,使频率合成器指标在相位噪声、杂散抑制和稳定性等方面合理兼顾,以实现综合性能最佳。单个锁相环原理如图2所示,通过高性能的锁相芯片外接压控振荡器(VCO) 及无源环路滤波器, 同时通过串行送数来实现锁相环中的可变分频比,从而构成一个完整的数字锁相环路[6]。

图2 锁相环原理框图

2.1 环路设计

锁相环路对晶振噪声呈低通特性,故希望环路带宽选低,对滤除晶振噪声有利,而压控振荡器的相位噪声功率主要集中在低频部分,环路对压控振荡器的噪声呈高通特性,选低了环路带宽就不能有效抑制压控振荡器噪声。所以环路带宽选在晶振的噪声功率谱密度曲线和压控振荡器噪声的功率谱密度曲线的交点频率附近比较接近于最佳[7-9]。相对于有源环路滤波器来说,无源滤波器设计简单,成本低,带内噪声小的优势明显[10],因此选用Mini-Circuits公司的锁相环专用VCO,其调谐电压小于ADF4107的最大输出电压。由于鉴相频率在PLL输出上会产生寄生杂散,而二阶环路一般不能解决这个问题,所以本次设计采用无源三阶低通滤波器,提高对杂散频率的抑制程度,如图3所示。

该环路滤波器的传递函数为:

F(s)=(1+sT2)T1s(1+sT1)(1+sT3)C1T2(1)

式中:T1=R2C1C2C1+C2;T2=R2C2;T3=R3C3。

图3 无源三阶低通滤波器

锁相环开环传递函数为:

G(s)=KDKVF(s)Ns(2)

式中:KD为鉴相灵敏度;KV为压控灵敏度,将式(2)代入式(1)得:

G(jω)=KDKV(1+jωT2)T1Nω2(1+jωT1)(1+jωT3)C1T2(3)

PLL实际已是4阶环,为了提高环路稳定性,使R3,C3产生的极点远离主极点,一般设定1/T3<5/T1。再由ωc<1/T1,ωc<1/T3可得在ωc附近ω2T1T31,再将展开式分母的两个极点展开得:(1+jωT1)(1+jωT3)=1+jω(T1+T3),所以在ωc附近的幅频特性函数是:

G(jω)=KDKVT1Nω2C1T21+ω2T221+ω2(T1+T3)2

相频特性函数为:

∠G(jω)=-180°+arctan(ωT2)-arctan(ωT1+ωT3)

PLL的相位裕量为:

Ψ(ω)=arctan(ωT2)-arctan(ωT1+ωT3)(4)

为保证环路稳定,将ωc设在相位裕量的极点处可得:

T2=1/[ω2c(T1+T3)]

代入式(4)得:

T1+T3=[sec(Ψc)-tan(Ψc)]/ωc

对于选定R3,C3的低通滤波器的衰减量α=20log1+jωpdT3,其中ωpd为鉴相频率,T3=10α/10-1ωpd。在KD,KV已知和选定ωc,ωpd,α后可以求得T1,T2和T3。

由G(jωc)=1求得:

C1=T1KDKVT2Nω2c1+ω2cT22(1+ω2cT21)(1+ω2cT23)

C2=T2T1-1C1

R2=T2/C2

选定R3后,则:

C3=T3/R3

2.2 相位噪声估计

该频率合成器指标要求相位噪声均位于锁相环环路带宽内,通常情况下,环带内的噪声源包括晶振、鉴频鉴相器和压控振荡器,但鉴频鉴相器的噪声占主导地位。由于鉴相器噪声依赖于鉴相频率,这样理论上可以把鉴相频率归一化。理论估算PLL带内相位噪声见式(5):

PN=PDnoisefloor+10log fpd+20log(fo/fpd) dBc/Hz(5)

数字鉴相器ADF4107基底噪声为-219 dBc/Hz,同时鉴相频率受步进频率限制,鉴相频率可取最大值5 MHz。选择PLL1与PLL2输出频率为2 500 MHz,由式(5)可推出:

PLL1相噪=-219+10lg(5×106)+20lg(2 500/5)

=-99 dBc

PLL2相噪=-219+10lg(5×106)+20lg(25 00/5)

=-99 dBc

PLL3不受步进频率限制,输出频率为4 500 MHz,鉴相频率为100 MHz,由式(5)推出:

PLL3相噪=-219+10lg(100×106)+20lg (4 500/100)

=-106 dBc

因此最终频率源输出信号相噪理论值均满足指标要求。

2.3 杂散分析

2.3.1 混频引入杂散

PLL1与PLL2生成的信号经开关后与PLL3生成的信号相混频,如果不作处理,混频器产生的镜频、交调信号将成为输出端很大的杂散。为了减小该杂散,需要在混频器后加上滤波器,以滤除混频器产生的镜频、交调信号。

2.3.2 开关切换VCO的杂散

由图1可以看到,该方案是通过

切换PLL1与PLL2来实现跳频的,PLL1与PLL2输出均在S波段,选择两个单刀单掷开关HMC231G7,再与一个单刀双掷开关HMC232LP4配合使用,理论上有90 dB隔离度。但由于在微波频段,要实现60 dB的杂散抑制,还需要在电路布局和安装上多加注意。

2.3.3 参考杂散

PLL的鉴相泄漏和电荷泵失配都会产生参考杂散,在鉴相频率较低时,鉴相泄漏占主导地位,在鉴相频率较高时,电荷泵失配占主导地位。在该方案中鉴相频率较高,在环路滤波器后加入杂散滤波器,能够滤除鉴相泄漏带来的杂散。

2.4 跳频时间分析

在该方案中,跳频时间即为单刀双掷开关切换时间。单刀双掷开关HMC232LP4切换时间为ns级,满足跳频时间小于等于5 μs的指标要求。

3 电路实现及测试结果

跳频源内部电路可按照功能分为参考源、C频段点频源、S频段跳频源、滤波放大模块4部分。

参考源采用100 MHz低相噪恒温晶振,该晶振相位噪声优于-145 dBc/Hz@1 kHz,晶振输出经过放大后通过功分器分配至各功能模块。

C频段点频源采用单环实现,锁相环芯片采用AD公司的ADF4107。ADF4107是一款电荷泵型鉴相器,最高鉴相频率104 MHz,最高工作频率7 GHz,基底相噪-219 dBc/Hz,其原理框图如图4所示。设计采用输入参考频率100 MHz,选取鉴相频率100 MHz设计环路带宽145 kHz,相位裕量50°。

S频段跳频源采用两个完全相同的单环实现,锁相环芯片采用AD公司的ADF4107。设计采用输入参考频率100 MHz,选取鉴相频率5 MHz设计环路带宽145 kHz,相位裕量50°。选用高性能的HITTITE公司的单刀双掷开关HMC232LP4和单刀单掷开关HMC231G7,开关速度为ns级,隔离度在S波段均大于45 dB。

滤波放大模块用来滤除下变频信号及交调信号,再经放大器放大输出最终信号。滤波放大模块选用十三所的微波集成模块。

图4 ADF4107原理框图

用TEK RSA6114A实时频谱仪通过任意两点间抽样和所有频点循环输出测得输出信号,选择其中一频点,其杂散抑制、相位噪声如图5~图7所示。

图5 远端杂散

图6 近端杂散

4 结 语

设计了一种基于乒乓环和混频技术实现的低相噪快速跳频源。测试结果表明,基于该方案的C波段频率源具有输出相噪好,输出杂散低以及跳频时间短的优点,能够稳定输出射频信号,除跳频通信外还可广泛运用于各种电子对抗系统中。

图7 相位噪声

参考文献

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[2]李兴文,刘光祜.高纯度捷变频频率源研制[J].现代电子技术,2005,28(20):20-21.

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